参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 47/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Functional Description
Figure 3–11. Write Burst with Pause—Burst of Four (Narrow Mode)
avl_clk
write
avl_data_wr
[35:0]
00010002 11031104
11051106
avl_addr_wr
[19:0]
0001
1122
1123
avl_wait_
request_wr
avl_clock_wr
system_clk
qdrii_d[17:0]
qdrii_a[19:0]
0001
0001 0002
1122
1103 1104 1105 1106
qdrii_bwsn[1:0]
00
11
00
qdrii_wpsn
For a burst of four (wide mode), you cannot transfer more than one write
request every other cycle, because it takes two cycles on the QDRII SRAM
side to send the data. Therefore, if two consecutive writes arrive, the
controller pauses the second one for one clock cycle.
Reads
This section discusses the following topics:
■
■
■
“Isolated Read” on page 3–15
“Burst” on page 3–17
“Bursts with Pauses” on page 3–18
Isolated Read
Figure 3–12 on page 3–16 shows a read request from the Avalon read
interface for a burst of four. The Avalon read FSM issues a latent read and
transfers the data back at a later stage, which frees the Avalon interface.
The controller transfers the read to the QDRII SRAM. A few cycles later
(timing is not accurate), the data arrives, in synchronization with the cq
and cqN clocks. Even though only one set of data was requested, the
memory send two sets of data. The controller captures and
resynchronizes the data onto the system clock and it appears on the
Avalon interface a few cycles later. The controller asserts
avl_data_read_valid with the data to validate the data cycle.
Altera Corporation
MegaCore Version 9.1 3–15
November 2009
QDRII SRAM Controller MegaCore Function User Guide
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PDF描述 |
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参数描述 |
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