参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 33/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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3. Functional Description
Block
Description
Figure 3–1 shows a block diagram of the QDR SRAM controller
MegaCore function.
Figure 3–1. QDRII SRAM Controller Block Diagram
(1)
avl_addr_ w r
avl_byteen_ w r
avl_chipselect_ w r
QDRII SRAM Controller
avl_data_ w r
avl_ w rite
avl_ w ait_request_ w r
avl_addr_rd
avl_byteen_rd
avl_chipselect_rd
Control
Logic
(Encrypted)
Resynchronization
& Pipeline Logic
(Clear Text)
avl_read
avl_data_rd
avl_datavalid_rd
avl_ w ait_request_rd
avl_clk
avl_clk_ w r
avl_resetn
dll_delay_ctrl
resynch_clk
Datapath
(Clear Text)
qdrii_a
qdrii_b w sn
qdrii_cq
qdrii_cqn
qdrii_d
qdrii_k
qdrii_kn
qdrii_q
qdrii_rpsn
qdrii_ w pns
Notes to Figure 3–1 :
(1)
You can edit the qdrii_ prefix.
The QDRII SRAM Controller comprises the following three parts:
■
■
■
The control logic gets read and write requests from the Avalon ?
interface and turn them into QDRII SRAM read and write requests,
with the correct timing and concatenating consecutive addresses
where applicable.
The resynchronization and pipeline logic provides the
resynchronization system, the training block, and the optional
pipeline logic.
The datapath contains all the I/O and the clock generation.
Altera Corporation
MegaCore Version 9.1
3–1
November 2009
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PDF描述 |
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