参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 44/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Interfaces & Signals
Figure 3–8 shows a burst of two, the controller takes the data straight
away and puts it on the QDRII SRAM interface a few cycle later (the exact
timing may change). Because it takes as many Avalon clock cycles as
QDRII SRAM clock cycles to write the data, you can put write accesses
back-to-back. The write cycles have no influence on the read cycles as the
address is put on half a clock cycle.
Figure 3–8. Write—Burst of Two
a v l_clk
a v l_write
a v l_data_wr[35:0]
a v l_adr_wr[19:0]
a v l_wait_re qu est_wr
a v l_clock_wr
system_clk
00010002
0001
q drii_d[17:0]
0001
0002
q drii_a[19:0]
q drii_ b wsn[1:0]
0001
00
q drii_wpsn
Figure 3–9 on page 3–13 shows a burst of four (wide mode), all the data is
present in one clock cycle. After one Avalon write, you can transfer data
for two clock cycles on the QDRII SRAM interface. In this example, all the
data bits are valid and the byte mask is set to enable the whole transfer.
3–12 MegaCore Version 9.1
Altera Corporation
QDRII SRAM Controller MegaCore Function User Guide
November 2009
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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