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参数资料
| 型号： | L64007 |
| 厂商： | LSI CORP |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 12/166页 |
| 文件大小： | 1015K |
| 代理商： | L64007 |
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register
27 Wed May 28 17:37:25 1997
Draft 1/21/97
L64007 MPEG-2, DVB, JSAT Transport Demultiplexer Technical Manual
4-27
PRE.4 for Rev. D
Copyright 1997 by LSI Logic Corporation. All rights reserved.
Note that in parallel mode, the delay AV_DEL degrades
the transfer rate by the cycle delay factor set (i.e., if the
cycle delay factor is set to 00, the transfer rates are unaf-
fected; if the delay factor is set to 01, the transfer rates
are half those shown in the above table; if the delay factor
is set to 10, the transfer rates are one third those shown
in the above table; if the delay factor is set to 11, the
transfer rates are one fourth those shown in the above
table). The following table provides the respective values
for the data transfer rates for the possible delay settings
of each AV_RATE value.
4.8.3
System Mode
Register (SMR)
The SMR is a 16-bit read and write register that controls how the L64007
interfaces with external devices through its ports. It contains enable inter-
rupt bits for the main units in the chip.
AF_DEST
Adaptation Field Destination
15
This bit determines whether the adaptation eld of all the
PIDs is posted to the DRAM (when set to 1) or to the host
processor (when set to 0).
EI_PP
Enable Interrupt on PPU
14
When set to 1, this bit allows an external interrupt to be
generated upon events occurring in the PPU. When reset
to 0, the interrupt is masked. When the interrupt on PP
Bit Setting Serial Rate (Mbit/s)
Parallel Rate (Mbyte/s)
00
27 (maximum)
01
13.5
10
6.75
11
3.375
AV_RATE
1
2
3
27
13.5.
9
6.75
13.5
6.75
4.5
3.375
6.75
3.375
2.25
1.6875
3.375
1.6875
1.125
0.84375
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
AF_D
EST
EI
PP
EI
MMU
EI
PCR
EI
CHD
EI
CC
RES FLUSH
EXT
VCH
EXT
ACH
RES
AUX
002
AV
S/P
CH
S/P
FSC
SEL
RST
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PDF描述 |
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