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参数资料
| 型号： | L64007 |
| 厂商： | LSI CORP |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 124/166页 |
| 文件大小： | 1015K |
| 代理商： | L64007 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页
Arch
52 Wed May 28 17:36:23 1997
Draft 1/21/97
2-52
Architecture
PRE.4 for Rev. D
Copyright 1997 by LSI Logic Corporation. All rights reserved.
Figure 2.46
DRAM Access
Through L64007
Cache
2.5.1
DMA Transfers
The host DMA transfer mode is initiated when the host processor sets
the TR_EN bit (in the DMA Control Register) to HIGH. A DMA transfer
can be done on data coming from the PPU or on data residing in the
external DRAM device. Resource selection is done by a special selection
bit in the DMA Control Register, TR_SEL. The direction of the DMA oper-
ation is determined by the TR_DIR bit in the DMA Control Register. DMA
handshake is done by two lines: DMA request (DREQ) output, and DMA
acknowledge (DACK). All the DMA data transfers are done in bursts
between the host system and the L64007 internal DMA FIFO. The burst
level is programmable; the number of words transferred in a burst can
vary from 1 to 32. Once a DMA transfer is started, it continues as long
as the TR_EN bit is HIGH. The status of the internal DMA FIFO and the
programmed BURST level determines if the DREQ signal is active or not.
The L64007 expects the DACK signal to toggle on every DMA bus cycle.
All other host processor input control signals are disregarded during an
active DMA bus cycle. Even CS is disregarded during a DMA bus cycle.
PID#n
Write Pointer
Cache Pointer
Cache
Buffer
Host Interface
Burst Level
Fast Page Mode
Transfer
Cache
Controller
Address
Data
External
DRAM
Device
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PDF描述 |
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参数描述 |
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