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参数资料
| 型号： | NT5CB256M4AN-BF |
| 厂商： | NANYA TECHNOLOGY CORP |
| 元件分类： | DRAM |
| 英文描述： | DDR DRAM, PBGA78 |
| 封装： | 0.80 MM PITCH, ROHS COMPLIANAT, WBGA-78 |
| 文件页数： | 31/106页 |
| 文件大小： | 2599K |
| 代理商： | NT5CB256M4AN-BF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
1Gb DDR3 SDRAM A-Die
NT5CB256M4AN / NT5CB128M8AN / NT5CB64M16AP
30
REV 1.2
01 / 2009
Timing details of Write Leveling sequence [DQS -
is capturing CK - low at T1 and CK -
high at T2
NO P
N OP
NO P
N OP
NO P
N OP
CK
CMD
O DT
Di ff_ DQ S
Prime D Q
Late
Re ma ini ng
DQs
tMO D
tWLMR D
tWLO
tWLS
t WLH
tWLOE
tWLS
t WLH
t WLO
N OP
M RS
tD QSH
tDQ SL
tD QSH
t DQ SL
T1
T2
Time
break
Do not
Care
On e Pri me DQ:
Earl y
Re ma ini ng
DQs
tWLO
t WLO
Undefined
Driving Mode
tWLOE
tWLO
t WLO
A ll DQ s are Prime :
Late
Re ma ini ng
DQs
Earl y
Re ma ini ng
DQs
tWLMRD
tWLO
t WLO
t WLO E
tWLDQ SEN
NO P
Note:
1. DRAM has the option to drive leveling feedback on a prime DQ or all DQs. If feedback is driven only on
one DQ, the remaining DQs must be driven low as shown in above Figure, and maintained at this state
through out the leveling procedure.
2. MRS: Load MR1 to enter write leveling mode
3. NOP: NOP or deselect
4. diff_DQS is the differential data strobe (DQS,
). Timing reference points are the zero crossings. DQS
is shown with solid line,
is shown with dotted line.
6. DQS/
needs to fulfill minimum pulse width requirements tDQSH(min) and tDQSL(min) as defined for
regular Writes; the max pulse width is system dependent.
Write Leveling Mode Exit
The following sequence describes how Write Leveling Mode should be exited:
1.
After the last rising strobe edge (see ~T0), stop driving the strobe signals (see ~Tc0). Note: From now on, DQ pins are in
undefined driving mode, and will remain undefined, until tMOD after the respective MR command (Te1).
2.
Drive ODT pin low (tIS must be satisfied) and keep it low (see Tb0).
3.
After the RTT is switched off, disable Write Level Mode via MRS command (see Tc2).
4.
After tMOD is satisfied (Te1), any valid command may be registered. (MR commands may be issued after tMRD (Td1).
Timing detail of Write Leveling exit
CK
T0
T1
Ta0
Tc0
Tc1
Tc2
Td1
Te1
CMD
BA
tIS
tMOD
tMRD
ODT
RTT_DQS_DQS
DQS_DQS
Result = 1
tWLO
DQ
RTT_Nom
Td0
Te0
T2
Tb0
tAOFmin
tAOFmax
Transitioning
Time Break
Do not Care
Undefined
Driving Mode
NOP
MRS
NOP
Valid
NOP
Valid
MR1
Valid
tODTLoff
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PDF描述 |
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