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参数资料
| 型号： | MT42L64M32D1KL-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 114/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Electrical Specifications – I DD Specifications and Conditions
2. This parameter applies to die devices only (does not include package capacitance).
3. This parameter is not subject to production testing. It is verified by design and character-
ization. The capacitance is measured according to JEP147 (procedure for measuring in-
put capacitance using a vector network analyzer), with V DD1 , V DD2 , V DDQ , V SS , V SSCA , and
V SSQ applied; all other pins are left floating.
4. Absolute value of C CK - C CK# .
5. C I applies to CS#, CKE, and CA[9:0].
6. C DI = C I - 0.5 × (C CK + C CK #).
7. DM loading matches DQ and DQS.
8. MR3 I/O configuration drive strength OP[3:0] = 0001b (34.3 ohm typical).
9. Absolute value of C DQS and C DQS# .
10. C DIO = C IO - 0.5 × (C DQS + C DQS# ) in byte-lane.
11. Maximum external load capacitance on ZQ pin: 5pF.
Electrical Specifications – I DD Specifications and Conditions
The following definitions and conditions are used in the I DD measurement tables unless
stated otherwise:
?
?
?
?
LOW: V IN ≤ V IL(DC)max
HIGH: V IN ≥ V IH(DC)min
STABLE: Inputs are stable at a HIGH or LOW level
SWITCHING: See the following three tables
Table 56: Switching for CA Input Signals
Notes 1–3 apply to all p arameters an d conditions
CK Rising/
CK#Falling
CK Falling/
CK# Rising
CK Rising/
CK#Falling
CK Falling/
CK# Rising
CK Rising/
CK#Falling
CK Falling/
CK# Rising
CK Rising/
CK#Falling
CK Falling/
CK# Rising
Cycle
CS#
N
HIGH
N+1
HIGH
N+2
HIGH
N+3
HIGH
CA0
CA1
CA2
CA3
CA4
CA5
CA6
CA7
CA8
CA9
H
H
H
H
H
H
H
H
H
H
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L
H
L
H
L
H
L
H
L
H
H
H
H
H
H
H
H
H
H
Notes:
1. CS# must always be driven HIGH.
2. For each clock cycle, 50% of the CA bus is changing between HIGH and LOW.
3. The noted pattern (N, N + 1, N + 2, N + 3...) is used continuously during I DD measure-
ment for I DD values that require switching on the CA bus.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
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PDF描述 |
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