- 您现在的位置：买卖IC网 > PDF目录4101 > MT42L64M32D1KL-3 IT:A (Micron Technology Inc)IC DDR2 SDRAM 2GBIT 168FBGA PDF资料下载
参数资料
| 型号： | MT42L64M32D1KL-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 156/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页当前第156页第157页第158页第159页第160页第161页第162页第163页第164页
2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Data Setup, Hold, and Slew Rate Derating
Data Setup, Hold, and Slew Rate Derating
For all input signals (DQ, DM) calculate the total required setup time ( t DS) and hold
time ( t DH) by adding the data sheet t DS(base) and t DH(base) values (see Table 92
(page 156)) to the Δ t DS and Δ t DH derating values, respectively (see Table 94 and Ta-
ble 95 (page 157)). Example: t DS = t DS(base) + Δ t DS.
The typical t DS slew rate for a rising signal is defined as the slew rate between the last
crossing of V REF(DC) and the first crossing of V IH(AC)min . The typical t DS slew rate for a
falling signal is defined as the slew rate between the last crossing of V REF(DC) and the
first crossing of V IL(AC)max (see Figure 101 (page 159)).
If the actual signal is consistently earlier than the typical slew rate line in Figure 97
(page 152) the area shaded gray between the V REF(DC) region and the AC region, use the
typical slew rate for the derating value. If the actual signal is later than the typical slew
rate line anywhere between the shaded V REF(DC) region and the AC region, the slew rate
of a tangent line to the actual signal from the AC level to the DC level is used for the
derating value (see Figure 99 (page 154)).
The typical t DH slew rate for a rising signal is defined as the slew rate between the last
crossing of V IL(DC)max and the first crossing of V REF(DC) . The typical t DH slew rate for a
falling signal is defined as the slew rate between the last crossing of V IH(DC)min and the
first crossing of V REF(DC) (see Figure 102 (page 160)).
If the actual signal is consistently later than the typical slew rate line between the
shaded DC-level-to-V REF(DC) region, use the typical slew rate for the derating value. If
the actual signal is earlier than the typical slew rate line anywhere between shaded DC-
to-V REF(DC) region, the slew rate of a tangent line to the actual signal from the DC level
to the V REF(DC) level is used for the derating value (see Figure 104 (page 162)).
For a valid transition, the input signal must remain above or below V IH /V IL(AC) for the
specified time, t VAC (see Table 96 (page 158)).
The total setup time for slow slew rates could be negative (that is, a valid input signal
may not have reached V IH /V IL(AC) at the time of the rising clock transition). A valid input
signal is still required to complete the transition and reach V IH /V IL(AC) .
For slew rates between the values listed in Table 92 and Table 93, the derating values
can be obtained using linear interpolation. Slew rate values are not typically subject to
production testing. They are verified by design and characterization.
Table 92: Data Setup and Hold Base Values (>400 MHz, 1 V/ns Slew Rate)
Data Rate
Parameter
1066
933
800
667
533
466
Reference
t DS
t DH
(base)
(base)
-10
80
15
105
50
140
130
220
210
300
230
320
V IH /V IL(AC) = V REF(DC) ±220mV
V IH /V IL(DC) = V REF(DC) ±130mV
Note:
1. AC/DC referenced for 1 V/ns DQ, DM slew rate, and 2 V/ns differential DQS/DQS# slew
rate.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
156
Micron Technology, Inc. reserves the right to change products or specifications without notice.
2010 Micron Technology, Inc. All rights reserved.
相关PDF资料 |
PDF描述 |
|---|---|
| GSC60DTEI | CONN EDGECARD 120POS .100 EYELET |
| MT42L64M32D1KL-25 IT:A | IC DDR2 SDRAM 2GBIT 168FBGA |
| IDT71V67803S133BQG8 | IC SRAM 9MBIT 133MHZ 165FBGA |
| IDT71V65803S150PFG | IC SRAM 9MBIT 150MHZ 100TQFP |
| IDT71V67903S85BQI8 | IC SRAM 9MBIT 85NS 165FBGA |
相关代理商/技术参数 |
参数描述 |
|---|
发布紧急采购，3分钟左右您将得到回复。