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参数资料
| 型号： | MT42L64M32D1KL-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 124/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
AC and DC Logic Input Measurement Levels for Differential
Signals
2. For CK and CK#, use V IH /V IL(AC) of CA and V REFCA ; for DQS and DQS#, use V IH /V IL(AC) of DQ
and V REFDQ . If a reduced AC HIGH or AC LOW is used for a signal group, the reduced
voltage level also applies.
3. Used to define a differential signal slew rate.
Table 67: CK/CK# and DQS/DQS# Time Requirements Before Ringback
( t DVAC)
Slew Rate (V/ns)
> 4.0
4.0
3.0
2.0
1.8
1.6
1.4
1.2
1.0
< 1.0
t DVAC
(ps) at V IH /V ILdiff(AC) =
440mV
Min
175
170
167
163
162
161
159
155
150
150
t DVAC
(ps) at V IH /V ILdiff(AC) =
600mV
Min
75
57
50
38
34
29
22
13
0
0
Single-Ended Requirements for Differential Signals
Each individual component of a differential signal (CK, CK#, DQS, and DQS#) must also
comply with certain requirements for single-ended signals.
CK and CK# must meet V SEH(AC)min /V SEL(AC)max in every half cycle. DQS, DQS# must
meet V SEH(AC)min /V SEL(AC)max in every half cycle preceding and following a valid transi-
tion.
The applicable AC levels for CA and DQ differ by speed bin.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
124
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PDF描述 |
|---|---|
| GSC60DTEI | CONN EDGECARD 120POS .100 EYELET |
| MT42L64M32D1KL-25 IT:A | IC DDR2 SDRAM 2GBIT 168FBGA |
| IDT71V67803S133BQG8 | IC SRAM 9MBIT 133MHZ 165FBGA |
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