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参数资料
| 型号： | MT42L64M32D1KL-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 147/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
AC Timing
Table 86: AC Timing (Continued)
Notes 1–2 apply to all parameters and conditions. AC timing parameters must satisfy the t CK minimum conditions (in mul-
tiples of t CK) as well as the timing specifications when values for both are indicated.
Min/M t CK
Data Rate
Parameter
Symbol
ax
Min
1066
933
800
667
533
400
333
Unit Notes
Core timing temperature
t RCD
MIN
–
t RCD
+ 1.875
ns
derating
(derated)
t RC
MIN
–
t RC
+ 1.875
ns
(derated)
t RAS
MIN
–
t RAS
+ 1.875
ns
(derated)
t RP
MIN
–
t RP
+ 1.875
ns
(derated)
t RRD
MIN
–
t RRD
+ 1.875
ns
(derated)
Notes:
1. Frequency values are for reference only. Clock cycle time ( t CK) is used to determine de-
vice capabilities.
2. All AC timings assume an input slew rate of 1 V/ns.
3. READ, WRITE, and input setup and hold values are referenced to V REF .
4. t DQSCKDS is the absolute value of the difference between any two t DQSCK measure-
ments (in a byte lane) within a contiguous sequence of bursts in a 160ns rolling window.
t DQSCKDS is not tested and is guaranteed by design. Temperature drift in the system is
<10?C/s. Values do not include clock jitter.
5.
t DQSCKDM is the absolute value of the difference between any two t DQSCK measure-
ments (in a byte lane) within a 1.6 μ s rolling window. t DQSCKDM is not tested and is
guaranteed by design. Temperature drift in the system is <10?C/s. Values do not include
clock jitter.
6. t DQSCKDL is the absolute value of the difference between any two t DQSCK measure-
ments (in a byte lane) within a 32ms rolling window. t DQSCKDL is not tested and is
guaranteed by design. Temperature drift in the system is <10?C/s. Values do not include
clock jitter.
For LOW-to-HIGH and HIGH-to-LOW transitions, the timing reference is at the point
when the signal crosses the transition threshold (V TT ). t HZ and t LZ transitions occur in
the same access time (with respect to clock) as valid data transitions. These parameters
are not referenced to a specific voltage level but to the time when the device output is
no longer driving (for t RPST, t HZ(DQS) and t HZ(DQ)), or begins driving (for t RPRE,
t LZ(DQS), t LZ(DQ)). The figure below shows a method to calculate the point when the
device is no longer driving t HZ(DQS) and t HZ(DQ) or begins driving t LZ(DQS) and t LZ(DQ)
by measuring the signal at two different voltages. The actual voltage measurement
points are not critical as long as the calculation is consistent. The parameters t LZ(DQS),
t LZ(DQ), t HZ(DQS), and t HZ(DQ) are defined as single-ended. The timing parameters
t RPRE and t RPST are determined from the differential signal DQS/DQS#.
Output Transition Timing
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
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PDF描述 |
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