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参数资料
| 型号： | ADUC7061BCPZ32-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 12/108页 |
| 文件大小： | 0K |
| 描述： | IC MCU 16/32BIT 32KB 32LFCSP |
| 产品变化通告： | ADuC7060/1 Idd Specification Change 01/Feb/2010 |
| 设计资源： | USB Based Temperature Monitor Using ADuC7061 and an External RTD (CN0075) 4 mA-to-20 mA Loop-Powered Temperature Monitor Using ADuC7060/1 (CN0145) |
| 标准包装： | 5,000 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 10MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PWM，温度传感器，WDT |
| 输入/输出数： | 8 |
| 程序存储器容量： | 32KB（16K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 2.375 V ~ 2.625 V |
| 数据转换器： | A/D 5x24b，8x24b，D/A 1x14b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 包装： | 带卷 (TR) |
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Data Sheet
ADuC7060/ADuC7061
Rev. D | Page 11 of 108
SPI Timing
Table 3. SPI Master Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
25
ns
tDSU
Data input setup time before SCLOCK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge1
2 × tUCLK
ns
tDF
Data output fall time
30
40
ns
tDR
Data output rise time
30
40
ns
tSR
SCLOCK rise time
30
40
ns
tSF
SCLOCK fall time
30
40
ns
1 tUCLK = 97.6 ns. It corresponds to the 10.24 MHz internal clock from the PLL.
0
70
79
-030
SCLOCK
(POLARITY = 0)
SCLOCK
(POLARITY = 1)
MOSI
MSB
BITS 6 TO 1
LSB
MISO
MSB IN
BITS 6 TO 1
LSB IN
tSH
tSL
tSR
tSF
tDR
tDF
tDAV
tDSU
tDHD
Figure 3. SPI Master Mode Timing (Phase Mode = 1)
Table 4. SPI Master Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
25
ns
tDOSU
Data output setup before SCLOCK edge
90
ns
tDSU
Data input setup time before SCLOCK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge1
2 × tUCLK
ns
tDF
Data output fall time
30
40
ns
tDR
Data output rise time
30
40
ns
tSR
SCLOCK rise time
30
40
ns
tSF
SCLOCK fall time
30
40
ns
1 tUCLK = 97.6 ns. It corresponds to the 10.24 MHz internal clock from the PLL.
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