参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 14/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页当前第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页
Interface Descriptions
Table 3-1 ? Core1553BRT Parameters (continued)
Parameter
BCASTEN
SA30LOOP
ASYNCIF
INTENBBR
TESTTXTOUTEN
INITLASTSW
EXTERNAL_BIST
Range
0 or 1
0 or 1
0 or 1
0 or 1
0 or 1
0 or 1
0 or 1
Description
This input enables broadcast operation.
When 1, broadcast operations are enabled.
When 0, broadcast messages (i.e., RT address 31) are treated as
normal messages. If the RTADDR input is set to 31, the RT will respond
to the message.
This input alters the backend memory mapping so that subaddress 30
provides automatic loopback.
When 0, the RT does not loop back subaddress 30. Separate memory
buffers are used for transmit and receive data buffers.
When 1, the RT maps the transmit memory buffer for subaddress 30 to
the receive memory buffer for subaddress 30; i.e., the upper address
line is forced to 0.
When 1, the backend interface is in asynchronous mode.
When 0, the backend interface is in synchronous mode.
When active (1), the core generates interrupts when both good and bad
1553B messages are received.
When inactive (0), the core only generates interrupts when good
messages are received.
This enables the TESTTXTOUT input; it is for test use only. This
parameter should be set to 0 if it is not required to be able to force
transmission overrun for testing the internal transmit timer.
This input controls the last status word.
When 0, the first received command is a transmit last status word. The
core will respond with an undefined status word since no status word
has previously been sent (same function as previous core versions.)
When 1, the first received command is a transmit last status word. The
core will respond with a valid RT address and all other status bits zero,
even though no status word was previously sent. It requires PURSTN to
be asserted at power-up.
The default value of INITLASTSW is 0.
This parameter controls the mode code 19 support.
When 0, the internal BIST value as specified in Table 5-6 on page 34 is
returned in response to the Transmit BIST mode code.
When 1, the input BITIN [15:0] is returned in response to the Transmit
BIST mode code.
The default value of EXTERNAL_BIST is 0.
Revision 3
14
相关PDF资料 |
PDF描述 |
|---|---|
| CORE8051-AR | IP MODULE CORE8051 |
| COREFFT-RM | IP MODULE COREFFT |
| COREFIR-RM | IP MODULE COREFIR |
| COREPCIF-RM | IP MODULE COREPCIF |
| COREU1LL-AR | IP MODULE COREU1LL |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CORE1553BRT-EBR-AN | 功能描述:IP MOD CORE1553 EBR ENH BIT RATE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BRT-EBR-AR | 功能描述:IP MOD CORE1553 EBR ENH BIT RATE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BRT-OM | 功能描述:IP MODULE CORE1553 REMOTE TERM RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| CORE1553BRT-OMFL | 功能描述:IP MODULE CORE1553 BUS/REMOTE 制造商:microsemi corporation 系列:- 零件状态:在售 类型:许可证 应用:- 版本:- 许可长度:- 许可 - 用户明细:- 操作系统:- 配套使用产品/相关产品:Microsemi 器件 媒体分发类型:- 标准包装:1 |
| CORE1553BRT-RM | 功能描述:IP MODULE CORE1553 REMOTE TERM RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
发布紧急采购，3分钟左右您将得到回复。