参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 5/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Introduction
General Description
Core1553BRT provides a complete, dual-redundant MIL-STD-1553B remote terminal (RT), apart from
the transceivers required to interface to the bus. A typical system implementation using Core1553BRT is
ADC
Address
Mapper
Backend
Interface
BUSAINEN
BUSAINP
BUSAINN
BUSAOUTIN
BUSAOUTP
BUSAOUTN
RCVSTBA
RXDAINP
RXDAINN
TXINHA
TXDAINP
TXDAINN
Memory
BUSBINEN
Transceiver
RCVSTBA
Command
Legality
BUSBINP
BUSBINN
RXDBINP
RXDBINN
Command
Legality
Checker
Interface
BUSBOUTIN
BUSBOUTP
BUSBOUTN
TXINHA
TXDBINP
TXDBINN
Core1553BRT
Microsemi FPGA
Figure 1 ? Typical Core1553BRT System
At a high level, Core1553BRT simply provides a set of memory-mapped subaddresses that “receive data
written to” or “transmit data read from.” The core can be configured to connect directly to synchronous or
asynchronous memory devices. Alternatively, the core can directly connect to backend devices,
removing the need for memory buffers. If memory is used, the core requires 2,048 words of memory,
which can be shared with the local CPU.
The core supports all 1553B mode codes and allows the user to designate as illegal any mode code or
any particular subaddress for both transmit and receive operations. The command legalization can be
done within the core or in an external command legality block via the command legalization interface.
Revision 3
5
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PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| CORE1553BRT-EBR-AR | 功能描述:IP MOD CORE1553 EBR ENH BIT RATE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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| CORE1553BRT-RM | 功能描述:IP MODULE CORE1553 REMOTE TERM RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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