参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 28/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Operation
When the memory buffer is implemented within the FPGA using dual-port RAMs, separate receive and
transmit RAM blocks can be used (each as 1 k words), as shown in Figure 5-1 . In these cases, the RX
memory is selected when A10 = 0 and the TX memory when A10 = 1. In this case, the SA30LOOP input
must be tied LOW.
RX
Memory
Read Write
Backend
BUSAINEN
BUSAINP
BUSAINN
TX
Memory
Write Read
Interface
BUSAOUTIN
BUSAOUTP
BUSAOUTN
Command
Legality
Command
Legality
Block
BUSBINEN
BUSBINP
BUSBIN
Interface BUSBOUTIN
BUSBOUTP
BUSBOUTN
Core1553BRT
Figure 5-1 ? Using Internal FPGA Memory Blocks
Memory Address Mapping
The core supports an external memory address mapper that allows the RT memory allocation to be
easily customized. To use this function, the CMDVAL output must be latched by the ADDRLAT signal as
shown in Figure 5-2 . Then, the address mapper function can map the 1553B command words, data
words including mode code data, and transfer status words to any memory address.
CMDVAL
CLK1553
ADDRLAT
D SET Q
L CLR Q
MEMADDR
MEMOPER
Figure 5-2 ? Memory Address Mapping
Revision 3
Address
Mapper
Function
Mapped
Address
28
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