参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 26/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Interface Timing
Transceiver Loopback Delays
Core1553BRT verifies that all transmitted data words are correctly transmitted. As data is transmitted by
the transceiver on the 1553B bus, the data on the bus is monitored by the transceiver and decoded by
Core1553BRT. The core requires that the loopback delay, i.e., the time from BUSAOUTP to BUSAINP,
Table 4-5 ? Transceiver Loopback Requirements
Clock Speed
12 MHz
16 MHz
20 MHz
24 MHz
Maximum Loopback Delay
2.3 μs
2.3 μs
2.3 μs
2.3 μs
The loopback delay is a function of the internal FPGA delay, PCB routing delays, and internal transceiver
delay as well as transmission effects from the 1553B bus. Additional register stages can be inserted on
either the 1553B data input or output within the FPGA, providing the loopback delays in Table 4-5 are not
violated. This is recommended if additional gating logic is inserted inside the FPGA between the core
and transceiver to minimize skew between the differential inputs and outputs.
Clock Requirements
To meet the 1553B transmission bit rate requirements, the Core1553BRT clock input must be 12 MHz,
16 MHz, 20 MHz, or 24 MHz 0.1% (+/- 1000 Hz) long term and 0.01% (+/- 100 Hz) short term.
Revision 3
26
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