参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 7/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Core1553BRT v4.0 Handbook
implemented outside Core1553BRT. This external interface is intended for use with Obfuscated versions
of the core. For the RTL version of the core, this interface can be used, or the source code can be easily
modified to implement this function.
The external BIST interface is used to configure the external transmit bit word or internal BIST word. The
external BIST is configured when EXTERNAL_BIST parameter/generic is set and external BIST enable
is set.
Verification and Compliance
Core1553BRT functionality has been verified in simulation and hardware. Full functional verification
against the RT test plan, as defined in MIL-HDBK-1553A, has been carried out using a VHDL simulation
environment.
To fully verify compliance, the core has been implemented on an M2S050FG484 part connected to
external transceivers and memory. Test Systems Inc. has verified Core1553BRT against the remote
terminal test plan in accordance with the RT validation test plan MIL-HDBK-1553A, Appendix A.
Fail-Safe State Machines
The logic design of Core1553BRT implements fail-safe state machines. All state machines include illegal
state detection logic. If a state machine should ever enter an illegal state, the core will assert its
FSM_ERROR output and the state machine will reset. If this occurs, Microsemi recommends that the
external system reset the core and also assert the TFLAG input to inform the bus controller (BC) that a
serious error has occurred within the remote terminal.
The FSM_ERROR output can be left unconnected if the system is not required to detect and report state
machines entering illegal states.
Version
This handbook applies to Core1553BRT v4.0 and later.
Revision 3
7
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PDF描述 |
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相关代理商/技术参数 |
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