参数资料
| 型号： | CORE1553BRT-AR |
| 厂商： | Microsemi SoC |
| 文件页数： | 58/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Implementation Hints
CMDADDR <= CMDVAL;
end if ;
end if ;
end process ;
process (CMDADDR,MEMADDR,MEMOPER)
variable SA : std_logic_vector(4 downto 0);
variable WCCW : std_logic_vector(4 downto 0);
variable WCAD : std_logic_vector(4 downto 0);
variable MC : std_logic;
variable BCAST : std_logic;
variable TX : std_logic;
variable MSEL : std_logic_vector( 2 downto 0);
begin
SA := CMDADDR(9 downto 5);
WCCW := CMDADDR(4 downto 0);
WCAD := MEMADDR(4 downto 0);
BCAST := CMDADDR(11);
TX := CMDADDR(10);
if (SA="00000" or SA="11111") then
MC := '1';
else
MC := '0';
end if ;
MSEL := MEMOPER & MC;
case MSEL is
when "100" => MAPADDR <= BCAST & TX & SA & '0' &
when "101" => MAPADDR <= BCAST & TX & SA & '0' &
when "000" => MAPADDR <= BCAST & TX & SA & '1' &
when "001" => MAPADDR <= BCAST & TX & SA & '1' &
"00000";
WCCW;
WCAD;
WCCW;
--
--
--
--
CW
CW
DW
DW
Data Transfer
Mode Code
Transfer
Mode Code
when others
=> MAPADDR <= ( others => '-');
end case ;
end process;
end RTL;
Verilog Address Mapping Function
module ADDRESSMAPPER (CLK, ADDRLAT, CMDVAL, MEMADDR, MEMOPER, MAPADDR);
input CLK;
input ADDRLAT;
input [11:0] CMDVAL;
input [10:0] MEMADDR;
input [1:0] MEMOPER;
output [12:0] MAPADDR;
reg [12:0] MAPADDR;
reg [11:0] CMDADDR;
always @( posedge CLK)
begin
if (ADDRLAT == 1'b1) CMDADDR <= CMDVAL ;
end
always @(CMDADDR or MEMADDR or MEMOPER)
begin
reg [4:0] SA;
reg [4:0] WCCW;
reg [4:0] WCAD;
reg MC;
reg BCAST;
reg TX;
reg [2:0] MSEL;
SA = CMDADDR[9:5];
WCCW = CMDADDR[4:0];
Revision 3
58
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