参数资料
| 型号： | IP-RLDRAMII |
| 厂商： | Altera |
| 文件页数： | 17/62页 |
| 文件大小： | 0K |
| 描述： | IP RLDRAM II CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | RLDRAM II 控制器 |
| 许可证： | 初始许可证 |
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Functional Description
Figure 2–4. DQS Group Block Diagram—DQS Mode, CIO Devices
control_doing_wr
D
Q
dq_oe
D
Q
control_wdata
2W
W
D
W
EN
Q
D
Q
0
DQ
control_wdata_valid
D
Q
D
Q
1
EN
control_rdata
2W
W
write_clk
Q
D
W
Q
D
Q
D
dq_capture_clk
DQS
capture_clk
Note 4
DQS Delay
(1)
(2)
(3)
(4)
This figure shows the logic for one DQ output only.
All clocks are clk , unless marked otherwise.
Bus width W is dependent on the DQ per DQS parameter.
Invert combout of the I/O element (IOE) for the dqs pin before feeding in to inclock of the IOE for the DQ pin.
This inversion is automatic if you use an altdq megafunction for the DQ pins.
devices DQS group block diagram (DQS mode, SIO devices).
Altera Corporation
November 2009
MegaCore Version 9.1 2–7
RLDRAM II Controller MegaCore Function User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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