参数资料
| 型号： | IP-RLDRAMII |
| 厂商： | Altera |
| 文件页数： | 32/62页 |
| 文件大小： | 0K |
| 描述： | IP RLDRAM II CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | RLDRAM II 控制器 |
| 许可证： | 初始许可证 |
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Signals
Figure 2–16. Single Refresh Command
clk
Local Interface
local_write_req
local_read_req
local_refresh_req
local_addr[]
local_bank_addr[]
A
A
A
A
B
B
local_wdata_req
local_wdata[]
local_dm[]
01 23 45
00
67
01 23
RLDRAM II Interface
rldramii_clk
rldramii_clk_n
rldramii_cs_n
rldramii_we_n
rldramii_ref_n
rldramii_a[]
rldramii_ba[]
A
A
B
B
rldramii_dm[]
rldramii_dq[]
11
00
0 1 23 45 6 7
11
rldramii_qk[]
rldramii_qvld[]
Signals
Table 2–3. System Signals (Part 1 of 3)
clk
Name
1
Width
(Bits)
Direction
Input
Description
System clock for the control logic and
datapath.
write_clk
1
Input
Shifted clock that center aligns write data
to the memory.
2–22 MegaCore Version 9.1
RLDRAM II Controller MegaCore Function User Guide
Altera Corporation
November 2009
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PDF描述 |
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参数描述 |
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