参数资料
| 型号： | IP-RLDRAMII |
| 厂商： | Altera |
| 文件页数： | 33/62页 |
| 文件大小： | 0K |
| 描述： | IP RLDRAM II CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | RLDRAM II 控制器 |
| 许可证： | 初始许可证 |
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Functional Description
Table 2–3. System Signals (Part 2 of 3)
Name
addr_cmd_clk
1
Width
(Bits)
Direction
Input
Description
Address and command output register
clock. The addr_cmd_clk clock
frequency must be the same as the system
clock, clk , and the write clock,
write_clk , frequencies.
In addition, when there is a separate
address and command clock phase, no
timing paths related to this clock should be
cut, to ensure that any paths using a
separate clock for address and command
are timing analysed.
dqs_delay_ctrl[]
6
Input
Delay bus for DLL to shift DQS inputs. DQS
mode only.
non_dqs_capture_clk
1
Input
Optional clock that captures read data and
clocks read data logic. Non-DQS mode
only.
reset_clk_n
1
Input
Reset input for logic on the system clock
domain. The reset_clk_n can be
asserted asynchronously but must be
deasserted synchronous to the rising edge
of the system clock.
reset_addr_cmd_clk_n 1
Input
Reset input for logic on the address and
command clock domain. The
reset_addr_cmd_clk_n can be
asserted asynchronously but must be
deasserted synchronous to the rising edge
of the address and command clock.
Altera Corporation
November 2009
MegaCore Version 9.1 2–23
RLDRAM II Controller MegaCore Function User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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