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参数资料
| 型号： | LXT6251A |
| 英文描述： | ATM/SONET MAPPER|CMOS|QFP|208PIN|PLASTIC |
| 中文描述： | 的ATM / SONET的映射器|的CMOS | QFP封装| 208PIN |塑料 |
| 文件页数： | 48/76页 |
| 文件大小： | 995K |
| 代理商： | LXT6251A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页当前第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页
LXT6251A
—
21 E1 SDH Mapper
48
Datasheet
D<7:0> bus driven from active read
t
DDR
6
-
-
ns
D<7:0> access time from active read
t
ADR
-
-
17
ns
D<7:0> hold from inactive read
t
HDR
5
-
-
ns
D<7:0> HIgh impedance from inactive read
t
ZDR
t
VRD
3
-
-
16
ns
Valid read pulse width
T+2
-
-
ns
Inactive read to inactive INT (due to reset on read
feature)
1. For non multiplexed Address and Data bus (
AS
tied high)
2. For multiplexed Address and Data bus (
AS
used as address latch enable)
3. T is the minimum cycle time of either MTBYCK or DTBYCK (typically 51.44 ns for STM1, 154.32 ns for STM0)
4. Consecutive reads from the on-chip RAM (
“
expected and
“
transmitted
”
J2 strings) must be separated by more than 4*T
t
INTH
3*T + 2
-
4*T + 36
ns
Figure 19. Microprocessor Data Write Timing
Table 15. Microprocessor Data Read Timing Parameters
Parameter
Symbol
Min
Typ
Max
Unit
t
SAW
AS
MicroProcessor Write Timing (Intel Mode)
A<8:0>
WR
INT
D<7:0>
t
VL
t
SALW
t
SDW
t
HDW
t
INTH
t
HAW
t
HALW
t
SAW
AS
MicroProcessor Write Timing (Motorola Mode)
A<8:0>
E
INT
D<7:0>
t
VL
t
SALW
t
SLW
t
SDW
t
HDW
t
INTH
t
HAW
t
HALW
t
SRWB
RW
t
HRWB
t
VWR
t
VWR
t
SLW
CS
t
HCW
t
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t
SCW
t
HCW
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