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参数资料
| 型号： | LXT6251A |
| 英文描述： | ATM/SONET MAPPER|CMOS|QFP|208PIN|PLASTIC |
| 中文描述： | 的ATM / SONET的映射器|的CMOS | QFP封装| 208PIN |塑料 |
| 文件页数： | 66/76页 |
| 文件大小： | 995K |
| 代理商： | LXT6251A |
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LXT6251A
—
21 E1 SDH Mapper
66
Datasheet
9.0
Testability Modes
The LXT6251A 21E1 Mapper/Demapper provides a method for enhancing testability: IEEE1149.1
Boundary Scan (JTAG) is used for testing of the interconnect.
9.1
IEEE 1149.1 Boundary Scan Description
The boundary scan circuitry allows the user to test the interconnection between the LXT6251A and
the circuit board.
The boundary scan port consists of 5 pins as shown in
Table 18
. The heart of the scan circuitry is
the Test Access Port controller (TAP). The TAP controller is a 16 state machine that controls the
function of the boundary scan circuitry. Inputs of the TAP controller are the Test Mode Select
(JTMS) and the Test Clock (JTCK) signals.
Data and instructions are shifted into the LXT6251A through the Test Data In pin (JTDI). Data and
instructions are shifted out through the Test Data Out pin (JTDO). The asynchronous reset pin
(JTRS) resets the boundary scan circuitry
.
Table 18. JTAG Pin Description
Pin #
Name
I/O
Function
152
JTMS_P
I
Test Mode Select:
Determines state of TAP
Controller. Pull up 48k
153
JTCK_P
I
Test Clock: Clock for all
boundary scan circuitry
151
JTRS_P
I
Test Reset: Active low
asynchronous signal that
causes the TAP
controller to reset. Pull
down 35k
150
JTDI_P
I
Test Data In: Input signal
used to shift in
instructions and data.
Pull up 48k
149
JTDO_P
O
Test data Out: Output
signal used to shift out
instructions and data.
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