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参数资料
| 型号： | LXT6251A |
| 英文描述： | ATM/SONET MAPPER|CMOS|QFP|208PIN|PLASTIC |
| 中文描述： | 的ATM / SONET的映射器|的CMOS | QFP封装| 208PIN |塑料 |
| 文件页数： | 49/76页 |
| 文件大小： | 995K |
| 代理商： | LXT6251A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页
21 E1 SDH Mapper
—
LXT6251A
Datasheet
49
Table 16. Microprocessor Data Write Timing Parameters
Parameter
Symbol
Min
Typ
Max
Unit
A<8:0> setup time to active write
t
SAW
t
HAW
1
t
SALW
2
t
HALW
2
t
VL
2
t
SLW
2
8
-
-
ns
A<8:0> hold time from inactive write
3
-
-
ns
A<8:0> setup time to latch
1
-
-
ns
A<8:0> hold time from latch
3
-
-
ns
Valid latch pulse width
1.5
-
-
ns
AS rising edge to active write setup
10
-
-
ns
RW setup to active write
t
SRWB
3
-
-
ns
RW hold from inactive write
t
HRWB
2
-
-
ns
CS setup to active write
t
SCW
2
-
-
ns
CS hold from inactive write
t
HCW
2
-
-
ns
D<7:0> setup to inactive write
t
SDW
9
-
-
ns
D<7:0> hold from inactive write
t
HDW
t
VWR
3
6
-
-
ns
Valid write pulse width
T+2
-
-
ns
Inactive write to inactive INT (due to interrupt masking)
t
INTH
12
-
36
ns
1. For non multiplexed Address and Data bus (AS tied high)
2. For multiplexed Address and Data bus (AS used as address latch enable)
3. T is the minimum cycle time of either MTBYCK or DTBYCK (typically 51.44 ns for STM1, 154.32 ns for STM0)
4. There must be more than 4*T between the rising edge of a write to a BIP or REI error counter and the falling edge of the read
to a BIP or REI error counter
5. Consecutive writes to the on-chip RAM (
“
expected and
“
transmitted
”
J2 strings) must be separated by more than 4*T
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