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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 21/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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SCSI Registers
5-19
selection timeout occurs while attempting to select a
target device, SATN/ is deasserted at the same time
SSEL/ is deasserted. When this bit is cleared, the SATN/
signal is not asserted during selection. When executing
SCSI SCRIPTS, this bit is controlled by the SCRIPTS
processor, but it may be set manually in low-level mode.
EPC
Enable Parity Checking
3
When this bit is set, the SCSI data bus is checked for odd
parity when data is received from the SCSI bus in either
initiator or target mode. Parity is also checked as data
goes from the SCSI FIFO to the DMA FIFO. If a parity
error is detected, bit 0 of the SCSI Interrupt Status Zero
(SIST0) register is set and an interrupt may be
generated.
If the SYM53C895 is operating in initiator mode and a
parity error is detected, SATN/ can optionally be
asserted, but the transfer continues until the target
changes phase. When this bit is cleared, parity errors are
not reported.
R
Reserved
2
AAP
Assert SATN/ on Parity Error
1
When this bit is set, the SYM53C895 automatically
asserts the SATN/ signal upon detection of a parity error.
SATN/ is only asserted in initiator mode. The SATN/
signal is asserted before deasserting SACK/ during the
byte transfer with the parity error. The Enable Parity
Checking bit must also be set for the SYM53C895 to
assert SATN/ in this manner. A parity error is detected on
data received from the SCSI bus.
If the Assert SATN/ on Parity Error bit is cleared or the
Enable Parity Checking bit is cleared, SATN/ is not
automatically asserted on the SCSI bus when a parity
error is received.
TRG
Target Mode
0
This bit determines the default operating mode of the
SYM53C895. The user must manually set target or
initiator mode. This can be done using the SCRIPTS
language (SET TARGET or CLEAR TARGET). When this
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