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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 95/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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5-86
Registers
For more information on
LSI Logic Symbios TolerANT technology, refer to
This bit must be set if the Ultra Enable bit in SCNTL3 is
set.
This bit must be set to use the LVD Link transceivers.
STR
SCSI FIFO Test Read
6
Setting this bit places the SCSI core into a test mode in
which the SCSI FIFO can be easily read. Reading the
least signicant byte of the SODL register causes the
FIFO to unload. The functions are summarized in the
table below.
HSC
Halt SCSI Clock
5
Asserting this bit causes the internal divided SCSI clock
to come to a stop in a glitchless manner. This bit may be
used for test purposes or to lower IDD during a power
down mode.
This bit is used when enabling the SCSI clock quadrupler.
For additional information on the clock quadrupler, please
Chapter 2.
DSI
Disable Single Initiator Rponse
4
If this bit is set, the SYM53C895 ignores all bus-initiated
selection attempts that employ the single-initiator option
from SCSI-1. In order to select the SYM53C895 while
this bit is set, the SYM53C895 SCSI ID and the initiator
SCSI ID must both be asserted. This bit should be
asserted in SCSI-2 systems so that a single bit error on
the SCSI bus is not interpreted as a single initiator
response.
S16
16-Bit System
3
If this bit is set, all devices in the SCSI system
implementation are assumed to be 16 bits. This causes
Register
Name
Register
Operation
FIFO Bits
FIFO Function
SODL
Read
15–0
Unload
SODL0
Read
7–0
Unload
SODL1
Read
15–8
None
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