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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 297/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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3-4
PCI Functional Description
3.3 PCI Cache Mode
The SYM53C895 supports the PCI specication for an 8-bit Cache Line
Size register located in PCI conguration space. The Cache Line Size
register provides the ability to sense and react to nonaligned addresses
corresponding to cache line boundaries. In conjunction with the Cache
Line Size register, the PCI commands Memory Read Line, Memory Read
Multiple, and Memory Write and Invalidate are each software enabled or
disabled to allow the user full exibility in using these commands.
3.3.1 Support for PCI Cache Line Size Register
The SYM53C895 supports the PCI specication for an 8-bit Cache Line
Size register in PCI conguration space. It can sense and react to
nonaligned addresses corresponding to cache line boundaries.
3.3.2 Selection of Cache Line Size
The cache logic selects a cache line size based on the values for the
burst size in the DMODE register, bit 2 in the CTEST5 register, and the
PCI Cache Line Size register.
Note:
The SYM53C895 does not automatically use the value in
the PCI Cache Line Size register as the cache line size
value. The chip scales the value of the Cache Line Size
register down to the nearest binary burst size allowed by
the chip (2, 4, 8, 16, 32, 64, or 128), compares this value
to the burst size dened by the values of the DMODE
register and bit 2 of the CTEST5 register, then selects the
smallest as the value for the cache line size. The
SYM53C895 uses this value for all burst data transfers.
3.3.3 Alignment
The SYM53C895 uses the calculated line size value to monitor the
current address for alignment to the cache line size. When it is not
aligned, the chip attempts to align to the cache boundary by using a
“smart aligning” scheme. This means that it attempts to use the largest
burst size possible that is less than the cache line size, to reach the
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