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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 299/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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3-6
PCI Functional Description
address is 17 bytes from the cache boundary 0x440. In this situation, the
chip does not align to cache boundaries and operates as an
SYM53C825.
3.3.5 Memory Write and Invalidate Command
The Memory Write and Invalidate command is identical to the Memory
Write command, except that it additionally guarantees a minimum
transfer of one complete cache line; that is, the master intends to write
all bytes within the addressed cache line in a single PCI transaction
unless interrupted by the target. This command requires implementation
of the PCI Cache Line Size register at address 0x0C in PCI conguration
space. The SYM53C895 enables Memory Write and Invalidate cycles
when bit 0 in the CTEST3 register (WRIE) and bit 4 in the PCI Command
register are set. This causes Memory Write and Invalidate commands to
be issued when the following conditions are met:
1.
The CLSE bit, WRIE bit, and PCI conguration Command register
bit 4 must be set.
2.
The cache line size register must contain a legal burst size (2, 4, 8,
16, 32, 64, or 128) value AND that value must be less than or equal
to the DMODE burst size.
3.
The chip must have enough bytes in the DMA FIFO to complete at
least one full cache line burst.
4.
The chip must be aligned to a cache line boundary.
When these conditions have been met, the SYM53C895 issues a
Memory Write and Invalidate command instead of a Memory Write
command during all PCI write cycles.
3.3.5.1 Multiple Cache Line Transfers
The Memory Write and Invalidate command can write multiple cache
lines of data in a single bus ownership. The chip issues a burst transfer
as soon as it reaches a cache line boundary. The size of the transfer is
not automatically the cache line size, but rather a multiple of the cache
line size as allowed for in the Revision 2.1 of the PCI specication. The
logic selects the largest multiple of the cache line size based on the
amount of data to transfer, with the maximum allowable burst size being
that determined from the DMODE Burst Size bits and CTEST 5, bit 2. If
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