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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 240/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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IX-6
Index
Response ID Zero 5-80
Scratch Byte 5-64
Scratch Register A 5-60
Scratch Register B 5-90
Scratch Registers C-J 5-90
SCSI Bus Data Lines 5-89
SCSI Chip ID 5-28
SCSI Control One register 5-20
SCSI Control Three 5-25
SCSI Control Two register 5-23
SCSI Control Zero 5-17
SCSI Destination ID 5-33
SCSI First Byte Received 5-35
SCSI Input Data Latch 5-88
SCSI Interrupt Enable One 5-68
SCSI Interrupt Enable Zero 5-66
SCSI Interrupt Status One 5-72
SCSI Interrupt Status Zero 5-69
SCSI Longitudinal Parity 5-73
SCSI Output Control Latch 5-36
SCSI Output Data Latch 5-89
SCSI Selector ID 5-36
SCSI Status One 5-42
SCSI Status Two 5-44
SCSI Status Zero 5-40
SCSI Test Four 5-88
SCSI Test One 5-82
SCSI Test Three 5-85
SCSI Test Two 5-83
SCSI Test Zero 5-80
SCSI Timer One 5-77
SCSI Timer Zero 5-76
SCSI Transfer 5-29
SCSI Wide Residue 5-74
Temporary Stack 5-53
operator bits 6-22
P
Parity Error bit 5-71
PCI cache mode 3-4
Cache Line Size Enable bit 5-64
Enable Read Multiple bit 5-62
Memory Read Line command 3-8
Memory Read Multiple command 3-9
Memory Write and Invalidate command 3-6
Write and Invalidate Enable bit 5-53
PCI commands 3-2
PCI configuration registers
Base Address One 5-9
Base Address Zero 5-9
Cache Line Size 5-7
Class Code 5-7
Command 5-3
Device ID 5-3
Expansion ROM Base Address 5-12
Header Type 5-8
Interrupt Line 5-13
Interrupt Pin 5-13
Latency Timer 5-8
Max_Lat 5-14
Min_Gnt 5-14
RAM Base Address 5-10
Revision ID 5-6
Status 5-5
Subsystem ID 5-11
Subsystem Vendor ID 5-10
Vendor ID 5-3
PCI configuration space 3-1
PCI I/O space 3-2
PCI memory space 3-2
Phase Mismatch bit 5-70
Pin Diagram 7-63
pins
additional pins 4-16
address and data pins 4-7
arbitration pins 4-9
error reporting pins 4-9
external memory interface 4-18
interface control pins 4-8
power and ground 4-5
SCSI pins
high voltage differential mode 4-14
LVD Link 4-10
single-ended mode 4-12
system pins 4-7
Pointer SCRIPTS bit 5-75
Prefetch Enable bit 5-64
pull-ups, internal 4-4
Q
quadrupling the SCSI clock frequency 5-83
R
RAM base address (RAMBA[31:0]) 5-10
RBIAS +/- pins C-3
Read Cycle Timings,
≤ 64 Kbytes ROM 7-49
Read Cycle TImings, Normal/Fast Memory (
≥ 128 Kbytes),
Single Byte Access 7-38
Read Cycle Timings, Slow Memory (
≥ 128 Kbytes) 7-46
read/write system memory from a SCRIPT 6-34
read-modify-write cycles 6-23
received master abort (from master) (RMA) 5-5
received target abort (from master) (RTA) 5-5
register address - A[6:0] 6-23
register address bits 6-37
register bits SCSI MSG/ Signal 5-43
register map A-1
PCI registers A-1
SCSI registers A-2
relative addressing 6-19
reselect instruction 6-14
Reset Input timing 7-13
Reset SCSI Offset bit 5-84
RESPID0 register 5-80
RESPID1 register 5-80
Response ID One register 5-80
Response ID Zero register 5-80
return instruction 6-27
revision ID (RID[7:0]) 5-6
revision ID register 5-6
Revision Level bits 5-52
Routing of differential lines C-2
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