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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 278/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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Synchronous Operation
2-29
2.9.1 Determining the Data Transfer Rate
Synchronous data transfer rates are controlled by bits in two different
registers of the SYM53C895. A brief description of the bits is provided
below. Figure 2.5 illustrates the clock division factors used in each
register, and the role of the register bits in determining the transfer rate.
2.9.1.1 SCSI Control Three (SCNTL3) Register, Bits [6:4] (SCF[2:0])
The SCF[2:0] bits select the factor by which the frequency of SCLK is
divided before being presented to the synchronous SCSI control logic.
The output from this divider controls the rate at which data can be
received. This rate must not exceed 160 MHz. The receive rate of
synchronous SCSI data is 1/4 of the SCF divider output. For example, if
SCLK is 160 MHz and the SCF value is set to divide by one, then the
maximum rate at which data can be received is 40 MHz (160/(1*4) = 40).
2.9.1.2 SCSI Control Three (SCNTL3) Register, Bits [2:0] (CCF[2:0])
The CCF[2:0] bits select the factor by which the frequency of SCLK is
divided before being presented to the asynchronous SCSI core logic.
This divider must be set according to the input clock frequency in the
2.9.1.3 SCSI Transfer (SXFER) Register, Bits [7:5] (TP[2:0])
The TP[2:0] divider bits determine the SCSI synchronous transfer period
when sending synchronous SCSI data in either initiator or target mode.
This value further divides the output from the SCF divider.
2.9.2 Ultra2 SCSI Synchronous Data Transfers
Ultra2 SCSI is an extension of current Ultra SCSI synchronous transfer
specications. It allows negotiation of synchronous transfer periods as
short as 25 ns, which is half the 50 ns period allowed under Ultra SCSI.
This allows a maximum transfer rate of 80 Mbytes/s on a 16-bit, LVD
SCSI bus. The SYM53C895 has a SCSI clock quadrupler that must be
enabled for the chip to perform Ultra2 SCSI transfers with a 40 MHz
oscillator. In addition, the following bit values affect the chip’s ability to
support Ultra2 SCSI synchronous transfer rates:
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