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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 238/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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IX-4
Index
D
Data Acknowledge Status bit 5-51
data compare mask 6-31
data compare value 6-32
data parity error reported (DPR) 5-6
data path 2-3
Data Read bit 5-75
Data Request Status bit 5-51
Data Structure Address register 5-46
Data Transfer Direction bit 5-50
Data Write bit 5-74
DBC register 5-58
DCMD register 5-58
DCNTL register 5-64
Decoupling caps C-3
designing an Ultra2 SCSI system 2-10
destination address bits 6-23
Destination I/O-Memory Enable bit 5-61
detected parity error (from slave) (DPE) 5-5
device ID (DID[15:0]) 5-3
DEVSEL/ timing (DT[10:9]) 5-6
DFIFO register 5-53
dielectric constant C-3
DIEN register 5-63
DIFFSENS Mismatch bit 5-45
DIFFSENS pin 4-13
DIFFSENS signal 4-11
direct addressing 6-19
Disable Halt on Parity Error or ATN 5-20
Disable Single Initiator Response bit 5-86
disconnect instruction 6-14
DMA Byte Counter register 5-58
DMA Command register 5-58
DMA Control register 5-64
DMA core 2-2
DMA Direction bit 5-57
DMA FIFO 2-3
DMA FIFO bits 5-57
DMA FIFO Empty bit 5-38
DMA FIFO register 5-53
DMA FIFO Size bit 5-56
DMA Interrupt Enable register 5-63
DMA Interrupt Pending bit 5-49
DMA Mode register 5-60
DMA Next Address register 5-59
DMA SCRIPTS Pointer register 5-59
DMA SCRIPTS Pointer Save register 5-59
DMA Status register 5-38
DMODE register 5-60
DNAD register 5-59
DSA register 5-46
DSA relative 6-37
DSP register 5-59
DSTAT register 5-38
E
enable bus mastering (EBM) 5-4
enable I/O space (EIS) 5-5
enable memory space (EMS) 5-4
Enable Parity Checking bit 5-19
enable parity error response (EPER) 5-4
Enable Read Line bit 5-61
Enable Read Multiple bit 5-62
Enable Response to Reselection bit 5-28
Enable Response to Selection bit 5-28
Enable Wide SCSI bit 5-26
error reporting pins 4-9
expansion ROM base address (ERBA[31:0]) 5-12
Extend SREQ/SACK Filtering bit 5-84
configuration 2-12
GPIO4 bit 5-34
memory sizes supported 2-12
multiple byte accesses 7-14
parallel ROM interface 2-11
pin description 4-18
slow memory 2-13
system requirements 2-11
External Memory Read Timings 7-20
External Memory Write Timings 7-23
Extra Clock Cycle of Data Setup bit 5-20
F
Fetch Enable 5-75
Fetch Pin Mode bit 5-52
FIFO Byte Control bits 5-55
FIFO Flags bit 4 5-45
FIFO Flags bits 5-42
Flush DMA FIFO bit 5-52
Frequency Lock 5-89
G
general description 1-1
General Purpose Pin Control register 5-75
General Purpose register 5-34
General Purpose Timer Period bits 5-79
General Purpose Timer Scale Factor bit 5-77
GPCNTL register 5-75
GPREG register 5-34
H
Halt SCSI Clock bit 5-86
Handshake to Handshake Timer Bus Activity Enable bit 5-77
Handshake to Handshake Timer Period bit 5-76
header type (HT[7:0]) 5-8
High Impedance Mode bit 5-54
high voltage differential mode 5-45
autoswitching with LVD and single-ended mode 2-16
description 2-16
Fast SCSI timings 7-55
SCSI-1 timings 7-54
High Voltage Differential Transfers 20.0 Mbytes/s (8-Bit
Transfers) or 40.0 Mbytes/s (16-Bit Transfers)
80 MHz Clock 7-58
high voltage diffferential mode
SCSI pin description 4-14
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