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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 314/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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Draft xx/xx/xx
4-10
Signal Descriptions
Rev. letter
Copyright 1999 by LSI Logic Corporation. All rights reserved.
Table 4.8
SCSI Pins, LVD Link Mode
Symbol
Pin No.
Ball No.
Type
Description
SCLK
80
J20
I
SCLK derives all SCSI-related timings. The speed
of this clock is determined by the application
requirements; in some applications SCLK may be
sourced internally from the PCI bus clock (CLK). If
SCLK is internally sourced, then the SCLK pin
should be tied low. For Ultra2 SCSI operation, this
pin must be connected to an external 40 MHz
oscillator, used with the internal clock quadrupler.
SD
[15:0],
SDP
[1:0]
167, 170, 172, 175, 87,
89, 92, 94, 135, 137,
140, 142, 145, 147,
149, 162, 165, 132
F2, G2, H2, J3, G20,
F20, E20, D20, A9, A8,
A7, B6, B5, B4, B3, C1,
E1, B10
I/O
Negative half of LVD Link signal pair for SCSI data
lines. SCSI Data includes the following data lines
and parity signals: SD[15:0]/(16-bit SCSI data bus),
and SDP[1:0]/(SCSI data parity bits).
SD+[15:0],
SDP+[1:0]
168, 171, 173, 176, 88,
90, 93, 95, 136, 138,
141, 143, 146, 148,
150, 163, 166, 133
F1, G1, H1, J2, G19,
F19, E19, D19, B9, B8,
B7, A5, A4, A3, B2, D1,
F3, C10
I/O
Positive half of LVD Link signal pair for SCSI data
lines.
SCTRL
111, 97, 116, 99, 121,
123, 126, 118, 113
C17, C20, B16, D18,
B14, B13, B12, B15,
A18
I/O
Negative half of LVD Link signal pair for SCSI
Control, which includes the following signals:
SCD
SCSI phase line, command/data
SIO
SCSI phase line, input/output
SMSG
SCSI phase line, message
SREQ
Data handshake signal from target device
SACK
Data handshake signal from initiator
device
SBSY
SCSI bus arbitration signal, busy
SATN
SCSI Attention, the initiator is requesting a
message out phase
SRST
SCSI bus reset
SSEL
SCSI bus arbitration signal, select device
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