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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 312/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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Draft xx/xx/xx
4-8
Signal Descriptions
Rev. letter
Copyright 1999 by LSI Logic Corporation. All rights reserved.
Table 4.5
Interface Control Pins
Symbol
Pin No.
Ball No.
Type
Description
FRAME/
21
V9
S/T/S
Cycle Frame is driven by the current master to indicate the
beginning and duration of an access. FRAME/ is asserted to
indicate a bus transaction is beginning. While FRAME/ is
asserted, data transfers continue. When FRAME/ is deasserted,
the transaction is in the nal data phase or the bus is idle.
TRDY/
24
W10
S/T/S
Target Ready indicates the selected device’s ability to complete
the current data phase of the transaction. TRDY/ is used with
IRDY/. A data phase is completed on any clock when both
TRDY/ and IRDY/ are sampled asserted. During a read, TRDY/
indicates that valid data is present on AD[31:0]. During a write,
it indicates the target is prepared to accept data. Wait cycles are
inserted until both IRDY/ and TRDY/ are asserted together.
IRDY/
22
W9
S/T/S
Initiator Ready indicates the bus master’s ability to complete the
current data phase of the transaction. This signal is used with
TRDY/. A data phase is completed on any clock when both
IRDY/ and TRDY/ are sampled asserted. During a write, IRDY/
indicates that valid data is present on AD[31:0]. During a read, it
indicates the master is prepared to accept data. Wait cycles are
inserted until both IRDY/ and TRDY/ are asserted together.
STOP/
27
W11
S/T/S
Stop indicates that the selected target is requesting the master
to stop the current transaction.
DEVSEL/
25
Y10
S/T/S
Device Select indicates that the driving device has decoded its
address as the target of the current access. As an input, it
indicates to a master whether any device on the bus has been
selected.
IDSEL
9
V6
I
Initialization Device Select is used as a chip select in place of
the upper 24 address lines during conguration read and write
transactions.
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