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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 237/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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Index
IX-3
(ULTRA) 5-25
(V[3:0]) 5-52
(VAL) 5-36
(VID[15:0] 5-3
(VUE0) 5-24
(VUE1) 5-24
(WATN) 5-18
(WIE) 5-4
(WOA) 5-41
(WRIE) 5-53
(WSR) 5-25
(WSS) 5-24
(WVP) 6-31
(ZMOD) 5-54
(ZSD) 5-55
Numerics
16 Kbytes Interface with 200 ns Memory B-1
16-Bit System bit 5-86
256 Kbytes Interface with 150 ns Memory B-3
32-bit addressing 6-7
512 Kbytes Interface with 150 ns Memory B-4
64 Kbytes Interface with 200 ns Memory B-2
A
Abort Operation bit 5-46
Absolute Maximum Stress Ratings 7-1
active negation
active termination 2-24
ADDER register 5-66
Adder Sum Output register 5-66
address and data pins 4-7
Always Wide SCSI bit 5-84
arbitration
Immediate Arbitration bit 5-21
Arbitration in Progress bit 5-41
arbitration pins 4-9
Arbitration Priority Encoder Test bit 5-81
Assert Even SCSI Parity bit 5-21
Assert SATN/ on Parity Error bit 5-19
Assert SCSI ACK/ Signal bit 5-36
Assert SCSI ATN/ Signal bit 5-36
Assert SCSI BSY/ Signal bit 5-36
Assert SCSI C_D/ Signal bit 5-36
Assert SCSI Data Bus bit 5-20
Assert SCSI I_O Signal bit 5-36
Assert SCSI MSG/ Signal bit 5-36
Assert SCSI REQ/ Signal bit 5-36
Assert SCSI RST/ Signal bit 5-21
Assert SCSI SEL/ Signal bit 5-36
asynchronous SCSI send 2-3
B
Back to Back Read Timings 7-30
Back to Back Write Timings 7-32
base address one - memory (BARO[31:0]) 5-9
base address register zero - I/O (BARZ[31:0]) 5-9
big and little endian support 2-20
Block Move Instructions 6-6
Burst Disable bit 5-54
Burst Op Code Fetch Enable bit 5-62
Burst Op Code Fetch Timings 7-28
Burst Read Timings 7-34
Burst Write Timings 7-36
byte count bits 6-38
Byte Empty in DMA FIFO bit 5-50
Byte Full in DMA FIFO bit 5-50
C
cache line size CLS[7:0] 5-7
Cache Line Size Enable bit 5-64
cache mode, see PCI cache mode 3-4
call instruction 6-27
Capacitive Load C-5
carry test bit 6-30
SODL register 2-41
SWIDE register 2-40
wide SCSI receive bit 2-40
wide SCSI send bit 2-40
Chained Mode bit 5-23
Chip Revision Level bits 5-52
Chip Test Five register 5-56
Chip Test Four register 5-54
Chip Test One register 5-50
Chip Test Six register 5-57
Chip Test Three register 5-52
Chip Test Two register 5-50
Chip Test Zero register 5-49
Chip Type bits 5-74
class code register 5-7
Clear DMA FIFO bit 5-52
Clear SCSI FIFO bit 5-87
Clock Address Incrementor bit 5-56
Clock Byte Counter bit 5-56
Clock Conversion Factor bits 5-27
Clock Timing 7-11
command register 5-3
compare data bit 6-31
compare phase bit 6-31
Configuration Register Read Timings 7-16
Configuration Register Write Timings 7-17
configuration registers 3-10
Configured as I/O bit 5-51
Configured as Memory bit 5-51
crosstalk problems C-2
CTEST0 register 5-49
CTEST1 register 5-50
CTEST2 register 5-50
CTEST3 register 5-52
CTEST4 register 5-54
CTEST5 register 5-56
CTEST6 register 5-57
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