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参数资料
| 型号： | SYM53C895V5 |
| 厂商： | LSI CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | SCSI BUS CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-272 |
| 文件页数： | 301/326页 |
| 文件大小： | 2938K |
| 代理商： | SYM53C895V5 |
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3-8
PCI Functional Description
3.3.5.5 Memory Read Line Command
This command is identical to the Memory Read command, except that it
additionally indicates that the master intends to fetch a complete cache
line. This command is intended to be used with bulk sequential data
transfers where the memory system and the requesting master might
gain some performance advantage by reading up to a cache line
boundary rather than a single memory cycle. The Read Line Mode
function that exists in the previous SYM53C8XX chips has been modied
in the SYM53C895 to reect the PCI Cache Line Size register
specications. The functionality of the Enable Read Line bit (bit 3 in
DMODE) has been modied to more resemble the Write and Invalidate
mode in terms of conditions that must be met before a Memory Read
Line command is issued. However, the Read Line option operates exactly
like the previous SYM53C8XX chips when cache mode has been
disabled by a CLSE bit reset or when certain conditions exist in the chip
(explained below).
The Read Line mode is enabled by setting bit 3 in the DMODE register.
If cache mode is disabled, Read Line commands are issued on every
read data transfer, except op code fetches, as in previous SYM53C8XX
chips.
If cache mode has been enabled, a Read Line command is issued on all
read cycles, except op code fetches, when the following conditions have
been met:
1.
The CLSE and Enable Read Line bits must be set.
2.
The Cache Line Size register must contain a legal burst size value
(2, 4, 8, 16, 32, 64, or 128) AND that value must be less than or
equal to the DMODE burst size.
3.
The number of bytes to be transferred at the time a cache boundary
has been reached must be equal to or greater than the DMODE
burst size.
4.
The chip must be aligned to a cache line boundary.
When these conditions have been met, the chip issues a Memory Read
Line command instead of a Memory Read during all PCI read cycles.
Otherwise, it issues a normal Memory Read command.
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