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参数资料
| 型号： | AD9923ABBCZRL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/84页 |
| 文件大小： | 0K |
| 描述： | IC PROCESSOR CCD 12BIT 105CSPBGA |
| 标准包装： | 2,000 |
| 类型： | CCD 信号处理器，12 位 |
| 输入类型： | 逻辑 |
| 输出类型： | 逻辑 |
| 接口： | 3 线串口 |
| 电流 - 电源： | 20mA |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 105-LFBGA，CSPBGA |
| 供应商设备封装： | 105-CSPBGA（8x8） |
| 包装： | 带卷 (TR) |
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AD9923A
Rev. A | Page 35 of 84
Table 19. Multiplier Mode Register Parameters
Register
Length
(Bits)
Range
Description
MULTI
1
High/low
High enables multiplier mode
XVPOL
1
High/low
Starting polarity of XV1 to XV13 signals in each VPAT group
XVTOG
13
0 to 8191 pixel location
Toggle positions for XV1 to XV13 signals in each VPAT group
VLEN
13
0 to 8191 pixels
Used as multiplier factor for toggle position counter
VREP
12
0 to 4095
VREPE/VREPO should be set to the value of the highest XVTOG value
XV1 TO XV13
HD
VLEN
MULTIPLIER MODE V-PATTERN GROUP PROPERTIES:
1START POLARITY (ABOVE: STARTPOL = 0).
2FIRST AND SECOND TOGGLE POSITIONS (ABOVE: XVTOG1 = 2, XVTOG2 = 9).
3LENGTH OF VPAT COUNTER (ABOVE: VPATLEN = 4); THIS IS THE MINIMUM RESOLUTION FOR TOGGLE POSITION CHANGES.
4TOGGLE POSITIONS OCCUR AT LOCATION EQUAL TO (XVTOG × VPATLEN).
5IF SWEEP REGION IS ENABLED, THE V-PULSES MAY ALSO CROSS THE HD BOUNDRIES, AS SHOWN ABOVE.
12 3412 341 2341 2341 2341 234 1234 1234 123 4123 4
START POSITION OF VPAT GROUP IS STILL PROGRAMMED IN THE V-SEQUENCE REGISTERS
PIXEL
NUMBER
12 3456 789 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
3
55
4
1
2
4
2
0
55
86
-0
48
Figure 49. Example of Multiplier Region for Wide Vertical Pulse Timing
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PDF描述 |
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参数描述 |
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