参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 31/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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Chapter 2: Getting Started
MegaWizard Plug-In Manager Design Flow
Verilog HDL IP Functional Simulations
For Verilog HDL simulations with IP functional simulation models, follow these
steps:
1. Create a directory in the < project directory > testbench directory.
2. Launch your simulation tool inside this directory and create the following
libraries.:
2–21
■
■
■
■
■
altera_mf_ver
lpm_ver
sgate_ver
< device name > _ver
auk_ddr_user_lib
3. Compile the files in Table 2–4 into the appropriate library.
Table 2–4. Files to Compile—Verilog HDL IP Functional Simulation Models
Library
altera_mf_ver
lpm_ver
sgate_ver
< device name > _ver
auk_ddr_user_lib
Filename
< QUARTUS ROOTDIR > /eda/sim_lib/altera_mf.v
< QUARTUS ROOTDIR > /eda/sim_lib/220model.v
< QUARTUS ROOTDIR > /eda/sim_lib/sgate.v
< QUARTUS ROOTDIR > /eda/sim_lib/< device name >_atoms.v
< project directory > / < variation name > _auk_ddr_dqs_group.v
< project directory > / < variation name > _auk_ddr_clk_gen.v
< project directory > / < variation name > _auk_ddr_datapath.v
< project directory > / < variation name > .vo
< MegaCore install directory > /lib/example_lfsr8.v
< project directory > / < variation name > _example_driver.v
< project directory > /ddr_pll_ < device name > .v
< project directory > /ddr_pll_fb_ < device name > .v (1)
< project directory > / < variation name > _auk_ddr_dll.v (2)
< project directory > / < project name > .v
< project directory > /testbench/ < testbench name > .v
(1) Fed-back clock mode only.
(2) Stratix series only.
4. Set the Tcl variable gRTL_DELAYS to 1, which tells the testbench to model the
extra delays in the system necessary for RTL simulation.
5. Configure your simulator to use transport delays, a timestep of picoseconds and to
include the sgate_ver , lpm_ver , altera_mf_ver , and < device name > _ver libraries.
Verilog HDL Gate-Level Simulations
For Verilog HDL simulations with gate-level models, follow these steps:
1. Create a directory in the < project directory > testbench directory.
? March 2009
Altera Corporation
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PDF描述 |
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参数描述 |
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