参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 87/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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A–9
Resynchronization
Table A–5. Manual Resynchronization Parameters
Cycle
0, 1, 2, 3, 4, 5, 6
Clock
clk
write_clk
clk
write_clk
Edge
Rising
Falling
Falling
Rising (2)
Phase ( ° )
0 (1)
90
180
270
(1) Resynchronization cycle 0 phase 0 is defined as the first rising edge of clk capable of
resynchronizing the read data for CAS latency = 2.
(2) Use the intermediate resynchronization option to guarantee timing between the
resynchronization registers and registers on the system clock.
resynchronization phase. In this example the best resynchronization phase is cycle =
0, phase = 270 ° , and the rising edge of write_clk .
This example is for CAS latency = 2. For CAS latency = 2.5, add 180 ° to the
resynchronization phase; for CAS latency = 3, add 1 cycle to the resynchronization
cycle.
Figure A–5. Choosing the Best Resynchronization Phase
clk
write_clk
dqs (90 shifted)
dq
o
Theoretical Q Output
of DQ Capture Register
H
L
H/L
(see Note 1)
Theoretical Round Trip Delay
Actual Data Valid at
D Input of Resynchronization
Register (see Note 1)
Safe Resynchronization Window
H/L
Resynchronization
Cycle
0
1
2
Resynchronization
Phase
0
270
0
1 8 0
Best Resynchronization Phase
(1) Figure 3–4 , Figure 3–5 , and Figure 3–6 on page 3–9 show these registers.
? March 2009
Altera Corporation
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