参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 91/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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A–13
Examples
Figure A–10. Inserting an Intermediate Postamble Register
resynched_data
inter_rdata
d q _capt u re
fed b ack_resynched_data
inter_rdata
d q
D
Q
D
Q
D
Q
D
Q
D
Q
d q s
resynch_clk
Q
D
Q
D
Q
D
Fed b ack
Clock Inp u t
Fed b ack
PLL
System
PLL
clk
postam b le_clk
Present when
Intermediate Postamble
Register is On
Examples
following options:
■
■
■
■
■
Use fedback clock = On
Manual resynchronization control = On
Resynchronization clock setting = Dedicated
Manual postamble control = On
Postamble clock setting = Dedicated
Example A–1. System PLL and Clock Outputs
ddr_pll_stratixii g_stratixpll_ddr_pll_inst
(
.c0 (clk),
.c1 (write_clk),
.c2 (dedicated_resynch_or_capture_clk),
.inclk0 (clock_source)
);
Example A–2. Fedback PLL and Clock Outputs
ddr_pll_fb_stratixii g_stratixpll_ddr_fedback_pll_inst
(
.c0 (fedback_resynch_clk),
.c1 (dedicated_postamble_clk),
.inclk0 (fedback_clk_in)
);
? March 2009
Altera Corporation
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PDF描述 |
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