参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 90/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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A–12
DQS Postamble
example the best postamble phase is cycle = 0, phase = 270 ° , and the rising edge of
write_clk .
This example is for CAS latency = 2. For CAS latency = 2.5, add 180 ° to the
calculation; for CAS latency = 3, add 1 cycle.
Figure A–8. Choosing the Best Postamble Phase
clk
write_clk
dq
H
L
H
L
dqs (90 shifted)
o
Theoretical Postamble
Preset Enable Window
Theoretical Round Trip Delay
Actual Postamble
Preset Enable Window
Safe Postamble Window
Postamble
Cycle
0
1
2
Postamble
Phase
0
1 8 0
0
1 8 0
Best Postamble Phase
Intermediate Postamble Registers
clock and the time available for the register to latch the doing_rd_delayed signal is
T1. If the time T1 is not sufficient to latch the data properly, clock the register that
outputs doing_rd_delayed signal with the positive edge of the system clock,
which is time T2 to latch the doing_rd_delayed data and is larger than T1. To latch
the data with the positive edge of the system clock, turn on Insert an intermediate
postamble register (refer to Figure A–9 ).
Figure A–9. Time Between Postamble and System Clock
Postam b le
Clock
System Clock
T1
T2
? March 2009 Altera Corporation
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PDF描述 |
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