参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 61/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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Chapter 3: Functional Description
Interfaces & Signals
DDR SDRAM Initialization Timing
3–25
f
DDR SDRAM and DDR2 SDRAM initialization timing is different. For DDR2 SDRAM
The DDR SDRAM controller initializes the SDRAM devices by issuing the following
memory command sequence:
■
■
■
■
■
■
■
■
■
NOP (for 200 ms, programmable)
PCH
Extended LMR (ELMR)
LMR
NOP (for 200 clock cycles, fixed)
PCH
ARF
ARF
LMR
described below. The length of time between the reset and the first PCH command
should be 200 ms. This time can be reduced for simulation testing by setting the start-
up timer parameter in IP Toolbench.
Figure 3–17. DDR SDRAM Device Initialization Timing
[1]
[2]
[3]
[4]
[5]
[5]
[6]
clk
ddr_cke
ddr_a
0
0
ddr_ba
0
1
0
ddr_cs_n
0
0
0
0
0
0
0
ddr_ras_n
ddr_cas_n
ddr_we_n
local_init_done
DDR Command
P
L
L
P
A
A
L
Key:
P = PCH
L = LMR
A = ARF
200 clock cycles
1. A PCH command is sent to all banks by setting the precharge pin, the address bit
a[10] , or a[8] high.
? March 2009
Altera Corporation
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