参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 70/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页当前第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
3–34
Chapter 3: Functional Description
Parameters
Table 3–14. Memory Initialization Options
Parameter
ODT setting
Range
Disabled, 50, 75,
or 150
Units
Ω
Description
Enables on-die termination (ODT) resistance in the DDR2
SDRAM and enables dynamic control of it by the controller.
Choosing Disabled disable the on-die termination
resistance in the DDR2 SDRAM. The ddr2_odt control
signals are driven with a fixed value of zero.
Choosing 50 , 75 , or 150 Ω enables a 50-, 75-, or 150- Ω
ODT in the DDR2 SDRAM. The ddr2_odt signals enable
and disable the ODT as required.
CAS latency
2.0, 2.5, or 3.0
(for DDR
Cycles
The delay in clock cycles from the read command to the
first output data from the memory.
SDRAM);
3, 4, or 5
(for DDR2
SDRAM)
Burst length
2, 4, or 8 (for
DDR SDRAM);
4 (for DDR2
—
The number of data transfers between the FPGA and the
memory in each read or write transaction. The number of
transactions on the local interface is half this value.
SDRAM)
Burst type
Sequential or
Interleaved
—
This parameter is a memory Initialization option. Refer to
the memory vendor data sheet for the type of read and
writes transactions that it supports.
Controls the order in which data is transferred between
FPGA and memory during a read or write transaction.
Drive strength
Normal or
Reduced
—
Controls the drive strength of the memory device’s output
buffers. Reduced drive strength is not supported on all
memory devices.
Memory device DLL enable
On or off
—
When turned on, the DLL within the memory device is
enabled. This parameter is a memory Initialization option
and by default turn on this option. Memory vendors do
provide the option of not using the DLL within the memory,
but it is too difficult to perform memory transactions
without the DLL.
? March 2009 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
| IPA-66-1-600-10.0-A-01-T | CIRC BRKR 10A 2POLE SCREW TERM |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPSE.4.33SM600 | 制造商:Banner Engineering 功能描述:FIBER IPSE.4.33SM600 GLASS FIBER (MIN ORDER 50) |
| IPSE.4.62SM600 | 制造商:Banner Engineering 功能描述:FIBER IPSE.4.62SM600 GLASS FIBER (MIN ORDER 50) |
| IPS-EMBEDDED | 功能描述:开发软件 Embedded IP Suite MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPS-EVAL-EH-01 | 功能描述:ENERGY HARVESTING BOARD RoHS:是 类别:编程器，开发系统 >> 评估演示板和套件 系列:THINERGY® 标准包装:1 系列:- 主要目的:数字电位器 嵌入式:- 已用 IC / 零件:AD5258 主要属性:- 次要属性:- 已供物品:板 相关产品:AD5258BRMZ1-ND - IC POT DGTL I2C1K 64P 10MSOPAD5258BRMZ10-ND - IC POT DGTL I2C 10K 64P 10MSOPAD5258BRMZ100-ND - IC POT DGTL I2C 100K 64P 10MSOPAD5258BRMZ50-ND - IC POT DGTL I2C 50K 64P 10MSOPAD5258BRMZ1-R7-ND - IC POT DGTL I2C 1K 64P 10MSOPAD5258BRMZ10-R7-ND - IC POT DGTL I2C 10K 64P 10MSOPAD5258BRMZ50-R7-ND - IC POT DGTL I2C 50K 64P 10MSOPAD5258BRMZ100-R7-ND - IC POT DGTL I2C 100K 64P 10MSOP |
| IPS-EVAL-EH-02 | 制造商:Infinite Power Solutions 功能描述:BOARD EVAL WIRELESS SENSING |
发布紧急采购，3分钟左右您将得到回复。