参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 67/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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Chapter 3: Functional Description
Parameters
Table 3–9. DDR & DDR2 SDRAM Interface Signals (Part 2 of 2)
(Note 1)
3–31
Signal Name
clk_to_sdram
clk_to_sdram_n
ddr_a[]
ddr_ba[]
ddr_cas_n
ddr_cke[]
ddr_cs_n[]
ddr_dm[]
ddr_odt
ddr_ras_n
ddr_we_n
Direction
Output
Output
Output
Output
Output
Output
Output
Output
Output
Output
Output
Description
Clock for the memory device.
Inverted clock for the memory device.
Memory address bus.
Memory bank address bus.
Memory column address strobe signal.
Memory clock enable signals.
Memory chip select signals.
Memory data mask signal, which masks individual bytes during writes.
Memory on-die termination control signal (DDR2 SDRAM only).
Memory row address strobe signal.
Memory write enable signal.
(1) You can change the ddr_ signal name prefix in IP Toolbench.
Parameters
Table 3–10. Global Parameters
Parameter
Presets
Value
Part
number or
custom
Units
—
Description
A part number for a particular memory device, module, or the name of an
Altera development board. Choosing an entry other than Custom sets many of
the parameters in the wizard to the correct value for the specified part. If any
such parameter is changed to a value that is not supported by the specified
device, the preset automatically changes to custom. You can add your own
devices or boards to this list by editing the memory_types.dat file in the
\constraints directory.
Clock speed
> 75 (1)
MHz
The clock frequency used by the memory controller. Because the controller
uses double data rate, the data rate is twice the clock frequency.
(1) Depends on the FPGA and the memory device that you choose.
? March 2009
Altera Corporation
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