参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 46/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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3–10
Figure 3–5. Stratix DQS Group Block Diagram
Chapter 3: Functional Description
Device-Level Description
doing_ w r
D
Q
d q _oe
D
Q
8
w data
D
16
Q
D
Q
0
w data_valid
EN
DQ
D
Q
D
Q
1
EN
w rite_clk
8
resynch_clk
resynched_data
Q
D
Optional Inverters (Note 5)
Q
EN
D
rdata
8
Q
D
Q
D
Q
D
16
Preset (asynchrono u s)
EN
EN
D
Q
d q _ena b le_reset
postam b le_clk
D
Q
d q _ena b le
Optional Inverter (Note 5)
(Note 3)
d q _capt u re_clk
Compensated
Delay
(Note 4)
Delay
doing_ w r
d q s_oe
D
Q
D
Q
d q s_ bu rst
D
Q
D
Q
0
DQS
2
D
Q
1
b e
D
Q
doing_ w r
EN
D
Ao Q
0
DM
D
Q
D
Q
1 1
w rite_clk
EN
Bo
DQ IOEs
DQS IOEs
DM IOEs
(1) This figure shows the logic for one DQ output only. A complete byte group consists of eight times the DQ logic with the DQS and DM logic.
(2) All clocks are clk , unless marked otherwise.
(3) Invert combout of the IOE for the dqs pin before feeding in to inclock of the IOE for the DQ pin. This inversion is automatic if you use an
ALTDQ megafunction for the DQ pins.
(4) Optional DQS delay matching buffers controlled by the settings on the Manual Timing tab, refer to “Manual Timing Settings” on page A–1 .
(5) The optional inverters are controlled by the resynchronization edge and postamble edge settings on the Manual Timing tab, refer to “Manual
? March 2009 Altera Corporation
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