参数资料
| 型号： | IP-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 88/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 初始许可证 |
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A–10
DQS Postamble
Intermediate Resynchronization Registers
registers, T1. This time T1 may not be sufficient to latch the data properly. If the
negative edge of the system clock latches data, there is time T2 to latch the
resynchronized data. To latch the data with the negative system clock edge, turn on
Insert an intermediate resynchronization register (refer to Figure A–7 ).
Figure A–6. Time Between Resynchronization and System Clock
Resynchronization
Clock
System Clock
T1
T2
Figure A–7. Inserting an Intermediate Resynchronization Register
Resynchronization
Clock
System Clock
Intermediate
Register
Resynchronization
Clock
System Clock
DQS Postamble
The DDR and DDR2 SDRAM DQ and DQS pins use the SSTL I/O standard. When
neither the FPGA nor the SDRAM device are driving the DQ and DQS pins, the
signals go to a high-impedance state. Because a pull-up resistor terminates both DQ
and DQS to V TT the effective voltage on the high-impedance line is V TT . According to
the specification for the SSTL I/O standard, this state is an intermediate logic level
and the input buffer may interpret it as either a logic high or logic low. If there is any
noise on the DQS line, the input buffer may interpret the noise as strobe edges.
When the DQS signal transitions to a high-impedance state after a read postamble,
you must disable the DQS capture registers. This action ensures the captured data is
not corrupted before it is successfully resynchronized.
? March 2009 Altera Corporation
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