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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 112/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页当前第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
Intelligent Two-Channel LAN and WAN Communications Controller — CD2231
Datasheet
39
5.2.4
Hardware Signals and IACK Cycles
The IACK (interrupt acknowledge) bus cycle begins with the IACKIN* (interrupt acknowledge in)
and DS* asserted, and a value matching the appropriate PILR contents on the least-significant
seven address bus bits, A[6:0]. If the IACK cycle is valid (that is, the PILR values match), the
corresponding vector from the interrupting channel LIVR is driven onto the data bus and DTACK*
is asserted. DTACK* is released after DS* is removed.
Figure 4 on page 38 shows the interrupt acknowledge cycle timing. It is similar to the basic host
read cycle, except that IACKIN* is active and CS* is inactive.
The three IREQn* pins are open-drain outputs requiring external pull-up resistors, nominally 4.7
k
. The IACKOUT* (interrupt acknowledge out) is used to form a daisy chain in systems with
more than one CD2231.
5.2.4.1
Programming the PILR Registers
The three PILRs (Priority Interrupt Level Registers) must be programmed with values that
correspond to the least-significant seven address bits present on A[6:0] during the interrupt
acknowledge bus cycle. Some CPUs output the priority level of the interrupts that are being
acknowledged on the bus during the IACK cycle. In these systems the three PILR values are
unique. In other systems that do not use this scheme, the PILR values can be the same or different
depending on the specific design. When all of the PILRs contain the same value and multiple
IREQn* lines are asserted, the CD2231 imposes the following priority scheme to determine which
interrupt request are acknowledged:
Table 2.
Transmit and Receive Interrupt Service Requests
Interrupt Cause
ASYNC
HDLC
PPP
SLIP
MNP4
Comments
Receive Good Data
Not in DMA mode
Break detect
Framing error
Parity error
Receive timeout, no data
Special character match
Transmitter empty
Tx FIFO threshold
Not in DMA mode
Receive overrun
Clear detect
CRC error
Residual bit count
Receive abort
End of frame
Transmit underrun
Bus error
DMA mode only
End of buffer
DMA mode only
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PDF描述 |
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参数描述 |
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