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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 31/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
CD2231 — Intelligent Two-Channel LAN and WAN Communications Controller
126
Datasheet
Note:
Bit 7 of the register is always read back as ‘0’. When each of the three Priority Interrupt Level
registers is programmed with the same value, they are internally prioritized, with receive as the
highest priority, followed by transmit and modem.
8.5.2.2
Receive Interrupt Register (RIR)
Bit 7
Ren
Receive enable is set by the CD2231 to initiate a receive interrupt request sequence.
It is cleared during a valid receive interrupt acknowledge cycle.
Bit 6
Ract
Receive active is set automatically when Ren is set, and the Fair Share logic allows
the assertion of a receive interrupt request. It is cleared when the host CPU writes to
the Receive End of Interrupt register.
Bit 5
Reoi
Receive end of interrupt is set automatically when the host CPU writes to the
Receive End of Interrupt register while in a receive interrupt routine.
Bit 4
Reserved – always returns ‘0’ when read.
Bits 3:2
Rvct [1:0]
Receive vector bits are set by the CD2231 to provide the lower two bits of the vector
supplied to the host CPU during an interrupt acknowledge cycle. Receive good data
vector is decoded as follows: Rvct [1] = 1, and Rvct [0] = 1. Receive exception vec-
tor is decoded as follows: Rvct [1] = 0, and Rvct [0] = 0.
Bit 1
Reserved – always returns ‘0’ when read.
Bit 0
Rcn [0]
Receive channel number is set by the CD2231 to indicate the channel requiring
receive interrupt service.
Register Name: RIR
Register Description: Receive Interrupt
Default Value: x’00
Access: Byte Read only
Intel Hex Address: x’EF
Motorola Hex Address: x’ED
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Ren
Ract
Reoi
0
Rvct [1]
Rvct [0]
0
Rcn [0]
Ren
Ract
Reoi
Sequence of Events
00
0
Idle
10
0
Receive interrupt requested, but not
asserted
1
0
Receive interrupt asserted
0
1
0
Receive interrupt acknowledged
0
1
Receive interrupt service routine completed
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