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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 61/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页当前第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
Intelligent Two-Channel LAN and WAN Communications Controller — CD2231
Datasheet
153
This register provides the initialization value for the timer prescaler that is itself clocked by a
prescaled clock equal to system clock
÷ 2048. The timer prescaler establishes the clock for the
various on-chip timers (including RTPR, TTR, and the general timers available to the host in the
Synchronous modes). The minimum value loaded in this register to maintain accuracy in the timer
is 0A hex.
8.7.2
Receive Timeout Period Register (RTPR) — Async Mode Only
8.7.2.1
Receive Timeout Period Register low (RTPRl) — Async Mode Only
8.7.2.2
Receive Timeout Period Register high (RTPRh) — Async Mode Only
Receive Timeout Period register (16 bits)
This value sets the receive data timeout period. As each character is moved to the receive FIFO or
the last data is transferred from the FIFO to the host, the receive timer (an internal timer) is
reloaded with the Receive Timeout Period register. The receive timer is decremented on each ‘tick’
of the prescaler counter, whose period is controlled by TPR. If the receive timer reaches zero, it
causes a receive data interrupt.
Register Name: RTPR
Register Description: Receive Timeout Period, 16-bit
Default Value: x’0000
Access: Word Read/Write
Intel Hex Address: x’26
Motorola Hex Address: x’24
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
Binary value, bits 15:8
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary value, bits 7:0
Register Name: RTPRl
Register Description: Receive Timeout Period, Low Byte
Default Value: x’00
Access: Byte Read/Write, ASYNC Mode Only
Intel Hex Address: x’26
Motorola Hex Address: x’25
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary value
Register Name: RTPRh
Register Description: Receive Timeout Period, High Byte
Default Value: x’00
Access: Byte Read/Write, ASYNC Mode Only
Intel Hex Address: x’27
Motorola Hex Address: x’24
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Binary value
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