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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 59/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页当前第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
Intelligent Two-Channel LAN and WAN Communications Controller — CD2231
Datasheet
151
8.6.5.13
B Transmit Buffer Status (BTBSTS) — Async Mode
This register contains the status of the associated transmit buffer, and it enables successive buffers
to be passed between the host and the CD2231. Status bits within the register are defined as:
Bit 7
Bus error (set by the CD2231 and cleared by the host CPU)
0 = No bus error.
1 = Bus error occurred on the last transfer; the suspect address is available in
TCBADR.
Bit 6
End of frame (set and cleared by host CPU)
0 = This buffer is not the last in frame/block.
1 = This buffer is the last in frame/block.
Bit 5
The end of a transmit buffer has been reached. This bit is used only for DMA sup-
ported transfer. The end of one of the host supplied transmit buffers has been
reached. This bit is set by the CD2231 and cleared by the host CPU.
Bit 4
Reserved – must be ‘0’.
Bit 3
Append (Asynchronous mode only; set and cleared by the host CPU)
0 = No data is appended to the buffer.
1 = Data can be appended to buffer after tx started.
Bit 2
Reserved – must be ‘0’.
Bit 1
Interrupt
0 = No interrupt required after the buffer is sent.
1 = Interrupt required after the buffer is sent.
Bit 0
Ownership of the transfer buffer (set by the host CPU and cleared by the CD2231)
0 = Buffer not ready to be used by CD2231.
1 = Buffer is ready for CD2231 to transmit.
Register Name: BTBSTS
Register Description: Transmit Buffer ‘B’ Status
Default Value: x’00
Access: Byte Read/Write
Intel Hex Address: x’5D
Motorola Hex Address: x’5E
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Berr
EOF
EOB
0
Append
0
INTR
2231own
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