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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 92/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
CD2231 — Intelligent Two-Channel LAN and WAN Communications Controller
20
Datasheet
4.0
Register Table
Registers in the CD2231 are either Global or Per-Channel. The column ‘Address mode’ in the
memory map on the following pages defines this attribute for each register. Only one set of Global
registers exists, and are accessible by the host at any time. Two sets of Per-Channel registers exist,
and the set accessible at any one time is determined by the currently active channel number. The
channel number is selected by the host in normal (non-interrupt) processing by writing to the
Channel Access register. The channel number in the Channel Access register remains in force until
changed by the host. The channel number is provided automatically by the CD2231 during
interrupt service routines and DMA transfers.
In the following list, some register locations appear twice. They have different names and functions
for asynchronous and synchronous protocol operations. See Chapter 8.0 on page 88 of this
datasheet for detailed descriptions of all register functions.
4.1
Memory Map
4.1.1
Global Registers
The following notes are applicable for Section 4.1.1 through Section 4.1.8.
NOTES:
1. Address mode G: Global register — one set is always accessible.
Address mode P: Per-Channel register — two sets, one per channel, accessible by CAR or
interrupt context.
2. INT = address for Intel-style processor.
3. MOT = address for Motorola-style processor.
4.1.2
Option Registers
Name
Description
Addr.
Mode 1
INT 2
MOT 3
Size
Access
Page
GFRCR
Global Firmware Revision Code Register
G
82
81
B
R/W
CAR
Channel Access Register
G
EC
EE
B
R/W
Name
Description
Addr.
Mode 1
INT 2
MOT 3
Size
Access
Page
CMR
Channel Mode Register
P
18
1B
B
R/W
COR1
Channel Option Register 1
P
13
10
B
R/W
COR2
Channel Option Register 2
P
14
17
B
R/W
COR3
Channel Option Register 3
P
15
16
B
R/W
COR4
Channel Option Register 4
P
16
15
B
R/W
COR5
Channel Option Register 5
P
17
14
B
R/W
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