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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 166/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页当前第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
CD2231 — Intelligent Two-Channel LAN and WAN Communications Controller
88
Datasheet
8.0
Detailed Register Descriptions
8.1
Global Registers
8.1.1
Global Firmware Revision Code Register (GFRCR)
This register serves two functions in providing the host with information about the CD2231. When
a hardware RESET* signal, or a software RESET ALL command is issued through either of the
two Channel Command registers, it initializes the CD2231 and zeroes this register at the start of the
initialization. At the end of the initialization, the CD2231 writes its firmware revision code to the
GFRCR. All valid CD2231 revision codes are non-zero and the revision code is incremented by
one with each new release (for example, GFRCR for Revision D = 34 hex).
Host software must confirm that the GFRCR contents are non-zero before proceeding to configure
the CD2231 for normal operation.
8.1.2
Channel Access Register (CAR)
This register contains the channel number for the channel-oriented host read or write operations
when the host is not in an interrupt service routine. The CD2231 supplies the interrupting channel
number during all interrupt service operations. The Channel Access register contents are not used
during an interrupt service. Note that this means that an interrupt service routine is restricted to
accessing only the register set of the Interrupting Channel and Global registers.
Bits 7:1
Reserved – must be ‘0’.
Bit 0
Channel number
Register Name: GFRCR
Register Description: Global Firmware Revision Code
Default Value: x’0D
Access: Byte Read/Write
Intel Hex Address: x’82
Motorola Hex Address: x’81
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Firmware revision code
Register Name: CAR
Register Description: Channel Access
Default Value: x’03
Access: Byte Read/Write
Intel Hex Address: x’EC
Motorola Hex Address: x’EE
Bit 7Bit 6Bit 5Bit 4Bit 3
Bit 2Bit 1
Bit 0
00
000
00
C0
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